The wiki page is under active construction, expect bugs.

Differences

This shows you the differences between two versions of the page.

Link to this comparison view

Both sides previous revisionPrevious revision
Next revision		Previous revision
statnice:bakalar:b0b35lsp [2025/06/01 08:30] – [Používané FPGA technologie a jejich vlastnosti. Struktura SRAM paměti, paměti s jednoportovou a dvou portovou výběrovou logikou.] petrstepstatnice:bakalar:b0b35lsp [2025/06/14 13:22] (current) – [Úplná sčítačka] petrstep
Line 33: Line 33:
  
  
 +=== CMOS Invertor ===
  
 +{{:statnice:bakalar:screenshot-2023-04-14-at-2.27.30-pm-768x869.png?600|}}
 +
 +=== CMOS NAND ===
 +
 +  * PMOS paralelne nahore
 +  * NMOS serie dole
 +{{:statnice:bakalar:screenshot-2023-04-14-at-4.02.16-pm-768x471.png?600|}}
 +
 +=== CMOS NOR ===
 +
 +  * PMOS seriove nahore
 +  * NMOS pralelne dole
 +
 +{{:statnice:bakalar:screenshot-2023-04-14-at-4.25.13-pm-768x494.png?600|}}
 +
 +=== CMOS AND ===
 +
 +{{:statnice:bakalar:screenshot-2023-04-14-at-6.53.45-pm-768x593.png?600|}}
 +
 +=== CMOS OR ===
 +
 +{{:statnice:bakalar:screenshot-2023-04-14-at-6.44.01-pm-768x567.png?600|}}
 +
 +=== CMOS XOR ===
 +
 +{{:statnice:bakalar:screenshot-2023-04-14-at-7.09.58-pm-927x1024.png?600|}}
 ====== Minimalizace log. funkcí v Karnaughových mapách, teoretické zázemí, logická krychle, grayovy kódy, skupinová minimalizace. Hazardy v kombinačních obvodech. ====== ====== Minimalizace log. funkcí v Karnaughových mapách, teoretické zázemí, logická krychle, grayovy kódy, skupinová minimalizace. Hazardy v kombinačních obvodech. ======
  
Line 50: Line 77:
   * Vždy tak, aby se měnila pouze jedna hodnota   * Vždy tak, aby se měnila pouze jedna hodnota
  
-==== Hazardy?? ==== +==== Hazardy ==== 
- * TODO +//GPT podle skript// 
- +  * Hazardy vznikají kvůli rozdílným zpožděním v různých cestách kombinační logiky a projevují se jako krátké glitch pulsy (static-0, static-1, dynamické). 
 +  * V běžných FPGA nelze hazardy zcela odstranit pouze změnou booleovského zápisu – nástroje je sice mohou potlačit, ale kvůli teplotním či výrobním variacím, různým délkám cest a LUT implementaci je riziko vždy přítomné. 
 +  * Pro plně spolehlivou synchronní logiku je klíčové: vzorkovat výstup kombinační s dostatečným časovým posunem (t_wp), minimalizovat rozdíly v zpoždění (fan-out, buffery), a používat pouze edge-triggered D-FF (nikoli latch).
 ======  Uplatnění De Morganova teorému. Užití Shannonovy expanze a její aplikace ke konstrukci BDD (Binary Decision Diagram), výhody, omezení ====== ======  Uplatnění De Morganova teorému. Užití Shannonovy expanze a její aplikace ke konstrukci BDD (Binary Decision Diagram), výhody, omezení ======
  
Line 115: Line 143:
  
 ==== Úplná sčítačka ==== ==== Úplná sčítačka ====
-{{:statnice:bakalar:screenshot_from_2025-05-31_11-45-47.png?400|Úplná sčítačka}}+{{:statnice:bakalar:screenshot_from_2025-05-31_11-45-47.png?600|Úplná sčítačka}}
   * je ze dvou Half Adderů   * je ze dvou Half Adderů
   * má 3 vstupy   * má 3 vstupy

Trace:

Navigation

Playground

QR Code
QR Code statnice:bakalar:b0b35lsp (generated for current page)